很多同学都想得到英伟达的实习或者校招机会。那从过来人的角度谈谈，要通过英伟达的实习、校招面试，都有哪些经验和注意事项呢？今天就跟大家分享一下。

1、（1）在反相器后面加两个 buffer，以驱动大电容，size 和 delay time 成正比，最少延时 70ps 问这两个 buffer 的 size 如何确定

（2）为得到最短时间，你认为应该加几个 buffer 合适，size 是多少

2、写 0-11 的 4 位格雷码

格雷码(Gray Code)因1953年公开的弗兰克.格雷的专利而得名。格雷码是二进制循环码，其编码最大的特点是任意上下相邻的两个码值间，只有一位码不同，这样在码值上下变化过程中，每次只改变一位码，从而传输、读数的错码率最小。格雷码还是循环码，其最大码到最小码同样遵循只改变一位码的编码原则，因而形成循环码。

每次只变一位的唯一性、循环性、图案化编码对称性是格雷码的编码原则，它的图案化编码形式犹如小孩子搭积木来搭建金字塔般简单，而又优美。

以下是以4位代码为例，对比格雷码与纯二进制码：

(1)每次只变化一位，例如在7到8之间，纯二进制(0111到1000)4位都发生了码值的变化，格雷码(0100到1100)仅最高位码值变化。

(2)循环码，最大码15与最小码0的格雷码只有一位最高位码值的不同(1000到0000)。

(3)图案化编码金字塔对称，最低位从1(2的0次)开始向大变化，连续两个1再连续两个0，再两个1;第二低位从2(2的1次)开始向大变化，连续四个1，再连续四个0;第三低位从4(2的2次)开始，连续8个1，再8个0;第四低位从8(2的3次)开始，连续16个1，再16个0......如果横过来看，像积木搭金字塔型图案，依此规律方法，即使小学生都可随手写出更多位数的格雷码编码。

3、用 perl 或 c 语言写程序。打开一个包含学生名字和成绩的文件，要求找出成绩最高的学生的名字输出。

4、给出一个框图 计算

（1）flop B 的 setup/hold time slack

（2）如何 fix flop B violation

5、FSM 很简单的状态机图

（1）让写出 verilog 程序（只有三个状态 数字随便写的）

（2）写出 testbench

6、写出反相器有哪些部分消耗功率，关键因素是什么？

动态功耗：由充放电电容引起的动态功耗

当电容CL通过PMOS管充电时，它的电压从0v升至VDD，此时从电源吸取了一定数量的能量。该能量的一部分消耗在PMOS器件中，其余存放在负载电容上。在由高至低的翻转器件，这一电容被放电，于是存放的能量被消耗在NMOS管中。

考虑由低至高的翻转。假设输入波形具有为零的上升和下降时间，或者说NMOS好PMOS器件不会同时导通。在这一翻转期间从电源中取得的能量值EVDD以及在翻转结束时在电容上存储的能量Ec，通过在相应周期上对瞬时功耗积分求得

直接通路电流引起的功耗：考虑一个静态CMOS反相器在输入端由0–>1的翻转。假设负载电容很大，所以输出的下降时间明显大于上升时间，这这些情况下输入在输出开始改变之前就已经通过了过渡区。由于这一时期PMOS器件的源–漏电压近似为0，因此该器件甚至还没用传导任何电流就断开了。这种情况下短路电流接近于0.

输出电容非常小，因此输出的下降时间明显小于输入的上升时间。PMOS器件的源–漏电压在翻转器件的大部分时间内等于VDD，从而引起了最大的短路电流（等于PMOS的饱和电流）。

7、用 NAND 搭 XOR（y = !AB+A!B）的电路，写出每一步的想法

8、给出一个三分频的电路时序（input: rst, clk, output, clk_co），用 flop, latch, full adder 以及其他组合逻辑电路，搭 出 3 分频电路。

9、一个简单的电路图，问 DFT test chain 怎么做？如果加上 test chain，这个电路是什么样？

DFT 第一步是做 scan chain，首先将电路中的普通 DFF 换成 scan DFF： 2. scan DFF 是在原DFF 的输入端增加了一个 MUX，于是多了几个 pin ：scan_in，scan_enable，scan_out。 换完之后将所有的 scan DFF 首尾依次串接起来，就构成了一条 scan chain

10、 用两个 NMOS 管搭一个 NAND，如果 signal A 比 B 稍早，问如何摆放使得该 NAND 速度最快？

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